Langage VHDL : du modèle au matériel

Stage intra entreprise

Objectifs

Maîtriser le langage VHDL. Pratiquer sur des plates-formes logicielles utilisées dans l'industrie afin d'en appréhender les performances et les limitations. Connaître les principaux écueils et savoir les contourner. Identifier les parties du langage destinées à la modélisation et celles réservées à la synthèse.
Voir programme détaillé sur notre site web www.telecom-paristech.fr/continue dans la filière concernée de la rubrique "stages courts".

Stage

Programme

Introduction au langage VHDL

Historique du langage
Différents niveaux de description
Principes de la simulation événementielle
Unités de compilation
Organisation informatique des projets
Syntaxe (typologie, description structurelle et fonctionnelle, description parallèle et séquentielle)

Pratique

Prise en main des outils
Compilation
Edition de liens
Simulation
Description de stimuli
Analyse des résultats

Généricité et génération

Entrées/sorties
Fonctions de résolution
Paquetages normalisés
Sous-ensemble de la syntaxe pour la synthèse
Pièges classiques à éviter

Pratique

Synchronisme et asynchronisme
Généricité et génération
Exemple d'une unité de traitement
Exemple de dispositif de contrôle

Synthèse et conclusion

Public cible et prérequis

Toute personne impliquée dans le développement de dispositifs numériques (ASIC, circuits logiques programmables, systèmes numériques), du chef de projet à l'ingénieur de développement, et souhaitant faire évoluer simplement et rapidement ses méthodes vers la spécification simulable et la synthèse.
Des connaissances de base en programmation sont nécessaires.

Pas de prérequis spécifiques

Responsables

Jean-Luc DANGER

Directeur d'études au département "Communications et Électronique" de Télécom ParisTech, chef du groupe Systèmes électroniques numériques.

Langage VHDL : du modèle au matériel

Objectifs

Stage

Introduction au langage VHDL

Pratique

Généricité et génération

Pratique

Synthèse et conclusion

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